台积电计划在2030年实现1nm级的A10工艺 可封装超过1万亿个晶体管 – 蓝点网 | {$randkws}热点解读 A14 工艺预计在 2027~208 年做到

在新近举行的海外电子元件会议 (IEDM) 中，处理器制造商台积电提供了该企业 1 万亿个晶体管的处理器封装路线，这种封装方式是在处理器上使用 3D 封装小处理器集成，可是台积电也透露了正致力于开发在单片硅上包含 2000 亿个晶体管的处理器。

以便做到这些目标025复出消息解读台积电重申正致力于 2 纳米级的权威Netflix测评 N2 和 N2P 生产节点以及 1.4 纳米级的 A14 和 1 纳米级的 A10 制造工艺，其中 N2 和 N2P 工艺预计在 2025~2026 年做到，A14 工艺预计在 2027~208 年做到，A10 工艺则要到 2030 年做到。

台积电预计其封装技术含有 CoWoS、InFO、SoIC 等将获得提升，这将让台积电能够在 2030 年左右兴办封装超过 1 万亿个晶体管的业内红毯造型对比大规模多处理器解决计划。

近年来由于技术和财务考验，处理器制造商们针对前沿工艺技术的进展有所放缓，台积电和其他企业面临同样的考验，但台积电有信心按照自己的重磅檀健次榜单打算启动 2nm、1.4nm 和 1nm 工艺节点。

英伟达已然启动的 GH100 GPU 处理器集成了 800 亿个晶体管，GH100 处理器也是台积电代工的，这是行业上最繁琐的单片处理器之一。

台积电称不久就会有更繁琐的单片处理器，集成的晶体管数量将超过 1000 亿个，但兴办如此大型的处理器也变得越来越繁琐和成本飙升，所以不少企业挑选多处理器设计，例如 AMD 的米兰 300X (MI300X) 和英特尔的 Ponte Vecchio 就是由 10 多个小处理器组成。

可是台积电觉得这种走向也会持续下去，而在几年后我们将可以目睹集成总数超过 1 万亿个晶体管的多处理器解决计划，与此另外，单处理器也将变得更为繁琐，台积电觉得后续可以目睹最多集成 2000 亿个晶体管的单处理器。

台积电的工艺技术进展也在倒逼其客户跟着进展，使用台积电代工的企业也必须同步开发逻辑技术和封装技术，这也是为什么台积电将生产节点的演变和封装技术放在一个演示文稿中的缘由。